Лист за преговор: Architecture mémoire et processeur

📋 Plan du Cours

1. Hiérarchie et caractéristiques des mémoires informatiques
2. Fonctionnement et organisation de la mémoire centrale DRAM
3. Rôle et architecture des mémoires cache et registres processeur
4. Principes et technologies des supports de stockage de masse
5. Structure, registres spécialisés et cycle d’exécution de l’unité de contrôle (CU)
6. Composition et fonctionnement de l’unité arithmétique et logique (ALU)
7. Évolution technologique et performances des processeurs
8. Gestion des entrées-sorties et mécanismes d’interruption
9. Architectures parallèles alternatives au modèle de Von Neumann
10. Langage machine et langage assembleur NASM x86

📖 1. Hiérarchie et caractéristiques des mémoires informatiques

🔑 Notions clés & Définitions

• Non volatile : Type de mémoire qui conserve les données même en l'absence d'alimentation électrique.
• Problème : ➢ condensateur déchargé
• Mémoire volatile : Type de mémoire dont le contenu est conservé uniquement tant qu'elle est alimentée en électricité.
• Mémoire permanente : Type de mémoire qui conserve les données même sans alimentation électrique.
• RAM (Random Access Memory) : Mémoire vive volatile accessible en lecture et écriture, utilisée pour stocker temporairement données et programmes.

📝 Points essentiels

• La RAM est une mémoire vive volatile accessible en lecture et écriture.
• La ROM est une mémoire morte accessible uniquement en lecture, contenant des informations indispensables au démarrage.
• La mémoire Flash est une mémoire non volatile modifiable un certain nombre de fois, utilisée notamment dans les clés USB.
• RAM (Random Access Memory) = mémoire vive, volatile, accessible en lecture et écriture.
• Flash = mémoire non volatile mais modifiable (un certain nombre de fois). Ex : clé USB.

💡 À retenir

La classification fondamentale des mémoires repose sur leur volatilité et leur rôle dans le stockage des données et programmes.

📖 2. Fonctionnement et organisation de la mémoire centrale DRAM

🔑 Notions clés & Définitions

• Mémoire centrale : Problème : l’association condensateur-transistor induit un courant de fuite → nécessité de recharger toutes les 15 ns le condensateur (on parle de rafraîchissement de la mémoire et de mémoire DRAM (D
• Contrôleur DMA (Direct Memory Access) : Circuit spécifique permettant aux périphériques d'accéder directement à la mémoire vive sans passer par le processeur.
• Directement dans : Problème : l’association condensateur-transistor induit un courant de fuite → nécessité de recharger toutes les 15 ns le condensateur (on parle de rafraîchissement de la mémoire et de mémoire DRAM (D
• Mémoire flash : Clef USB : mémoire flash, capacité de 1 à 512 Go.

📝 Points essentiels

• Chaque bit de la mémoire DRAM est une cellule constituée d’un transistor et d’un condensateur.
• Le condensateur chargé représente un bit 1, déchargé un bit 0.
• La mémoire DRAM nécessite un rafraîchissement toutes les 15 ns pour compenser le courant de fuite.
• Les échanges entre mémoire centrale et CPU se font via un bus de communication.
• ➢ condensateur chargé = 1

💡 À retenir

La mémoire centrale DRAM stocke les données dynamiquement avec un rafraîchissement régulier et communique directement avec le processeur via un bus, tandis que les périphériques peuvent accéder à la mémoire sans passer par le CPU grâce au contrôleur DMA.

📖 3. Rôle et architecture des mémoires cache et registres processeur

🔑 Notions clés & Définitions

• Mémoire cache : Mémoire rapide réalisée en SRAM, utilisée pour stocker temporairement les données et instructions les plus fréquemment utilisées afin de compenser la lenteur de la mémoire vive.
• Temps d’accès : Durée nécessaire pour accéder à une mémoire ou un registre, variant de l'ordre de la nanoseconde pour les registres à plusieurs millisecondes pour les disques durs.
• Dans son registre : Expression désignant le stockage temporaire des données ou instructions dans les registres, qui sont les mémoires les plus rapides situées à l'intérieur du processeur.
• Exécution : Soit par ALU (s’il s’agit d’une opération arithmétique ou logique), soit par CU si c’est une opération de branchement (if...else), qui va donc modifier le contenu du registre IP.
• Unité de contrôle : Reliée à tous les composants de l’ordinateur.

📝 Points essentiels

• La mémoire cache est une mémoire très rapide, située à différents niveaux (L1, L2, L3), pour réduire le décalage entre le processeur et la RAM.
• Cache L1 est très petite (environ 1 kio) et très rapide, placée dans le processeur ; L2 est plus grande, sur la même puce ; L3 est sur la carte mère et partagée.
• La mémoire cache est réalisée en SRAM, composée uniquement de transistors, ce qui la rend coûteuse.
• ➢ Cache L3 : placée sur la carte mère.

💡 À retenir

La mémoire cache est une mémoire très rapide, située à différents niveaux (L1, L2, L3), pour réduire le décalage entre le processeur et la RAM.

📖 4. Principes et technologies des supports de stockage de masse

🔑 Notions clés & Définitions

• Disque dur magnétique : Support de stockage utilisant une tête magnétique constituée d’une bobine qui crée un champ magnétique pour orienter les moments magnétiques du matériau ferromagnétique du disque, codant les données en 0 ou 1. Le disque est organisé en pistes et secteurs de 512 ou 1024 octets.

📝 Points essentiels

• Le disque SSD est plus cher que le disque dur magnétique et possède un nombre limité de réécritures, d’environ 100 000.
• La clé USB est une mémoire flash avec une capacité typique de 1 à 512 Go.
• Formater = organiser le disque en pistes et secteurs (secteurs de 512 ou 1024 o).
• 1993 Pentium I 3 100 000 66

💡 À retenir

Les supports de stockage magnétique et à mémoire flash se distinguent par leur technologie, leur vitesse d’accès, leur résistance aux chocs et leur coût, la mémoire flash offrant une meilleure performance et robustesse au prix d’un coût plus élevé et d’une limite sur le nombre de réécritures.

📖 5. Structure, registres spécialisés et cycle d’exécution de l’unité de contrôle (CU)

🔑 Notions clés & Définitions

• D’entrée : Catégorie de périphériques permettant d’introduire des données dans l’ordinateur, tels que clavier, souris, manette de jeu, scanner ou webcam.
• Exécution : Dernière étape du cycle d’exécution d’une instruction où l’opération est réalisée soit par l’ALU pour les opérations arithmétiques ou logiques, soit par la CU pour les opérations de branchement modifiant le registre pointeur d’instruction.
• Instruction machine : Chaîne binaire composée d’un code d’action et d’opérandes, représentant une opération élémentaire que le processeur doit réaliser.
• Chargement : La CU va récupérer, à l’adresse indiquée dans son registre IP (CO sur la figure) le mot binaire de la prochaine instruction, et le stocke dans son registre IR (R1 sur la figure) ;
• Unité de contrôle (CU) : ➢ registre pointeur d’instruction (IP = instruction pointer

📝 Points essentiels

• La CU contient le registre IR qui stocke l'instruction courante à décoder et exécuter.
• Le registre pointeur d'instruction (IP ou CO) indique l'adresse mémoire de la prochaine instruction à charger.
• Le micro-programme de la CU gère les flux de données entre mémoire, ALU et périphériques.
• Le cycle d'exécution comprend chargement, décodage et exécution, cadencés par une horloge interne.
• Les registres spécialisés CO, RI, RAD, RDO, PSW et RSP jouent des rôles clés dans le contrôle et l'exécution des instructions.

💡 À retenir

Maîtriser la structure interne et le fonctionnement séquentiel de l’unité de contrôle permet de comprendre l’exécution des instructions.

📖 6. Composition et fonctionnement de l’unité arithmétique et logique (ALU)

🔑 Notions clés & Définitions

• Assembleur : = programme traduisant le langage d’assemblage en langage machine.
• Séquenceur : Utilise les registres du processeur et ALU pour exécuter, au rythme de l’horloge, une séquence d’actions appelées micro-commandes, réalisant l’instruction du RI.
• Python : = langage de haut niveau ;
• Unité arithmétique et logique (ALU) : Composant du processeur comprenant des registres de données et un accumulateur où s’effectuent tous les calculs, réalisant opérations arithmétiques, logiques, comparaisons, manipulations de bits et copies.

📝 Points essentiels

• L’ALU comprend des registres de données et un accumulateur pour effectuer tous les calculs.
• Les opérandes sont les données d’entrée que l’ALU utilise pour ses opérations.
• La CU indique à l’ALU les opérations à réaliser, en chargeant les registres avec des valeurs mémoire.
• Des unités spécialisées comme la FPU traitent les calculs sur les nombres flottants et multimédias.

💡 À retenir

L’ALU joue un rôle central dans le traitement des données et la réalisation des opérations fondamentales du processeur.

📖 7. Évolution technologique et performances des processeurs

🔑 Notions clés & Définitions

• Data : Valeurs ou informations numériques stockées en mémoire ou dans des registres, utilisées par le processeur lors de l'exécution des programmes.

📝 Points essentiels

• Le nombre de transistors sur une puce double environ tous les deux ans selon la loi de Moore.
• La miniaturisation a réduit la taille des transistors de plusieurs millimètres à quelques nanomètres (7-10 nm).
• La fréquence d'horloge des processeurs a augmenté de 0,108 MHz en 1971 à environ 3 GHz en 2012, avec un maximum théorique autour de 6-7 GHz.

💡 À retenir

La miniaturisation et la loi de Moore ont permis d'augmenter la puissance et la fréquence des processeurs modernes, tout en réduisant leur taille.

📖 8. Gestion des entrées-sorties et mécanismes d’interruption

🔑 Notions clés & Définitions

• Syntaxe : L'ensemble des règles définissant la structure correcte des instructions ou déclarations dans un langage de programmation, comme la disposition des mots-clés, opérandes et séparateurs.
• Ports d’entrées-sorties : Des circuits électroniques connectant les périphériques à l'ordinateur, associés à des emplacements mémoire avec des adresses prédéfinies permettant au CPU d'envoyer ou recevoir des données.
• Copie la valeur : L'action d'assigner ou transférer une donnée d'une source vers une destination, comme un registre ou une variable, sans modifier la source.

📝 Points essentiels

• Les périphériques sont connectés via des ports d’entrées-sorties correspondant à des adresses mémoire spécifiques, où le CPU lit ou écrit pour communiquer.
• Le CPU peut interroger périodiquement l’état des périphériques en lisant ces ports.
• Les périphériques peuvent notifier le CPU d’un changement d’état grâce au mécanisme d’interruption, qui permet une réaction immédiate.
• Interaction entre CPU et périphériques : ➢ le CPU lit périodiquement dans ces emplacements réservés → il connaît l’état du périphérique ; ➢ le périodique peut prévenir lui même le CPU d’un changement, à l’aide d’un mécanisme dit d’interruption.

💡 À retenir

Les périphériques sont connectés via des ports d’entrées-sorties correspondant à des adresses mémoire spécifiques, où le CPU lit ou écrit pour communiquer.

📖 9. Architectures parallèles alternatives au modèle de Von Neumann

🔑 Notions clés & Définitions

• Cœur : ➢ modèle MIMD (multiple instruction multiple data)
• Thème : Le thème désigne le domaine d’étude ou la catégorie générale abordée, ici l’architecture matérielle et le système d’exploitation.
• Chapitre : Modèle de Von Neumann

📝 Points essentiels

• Le modèle de Von Neumann est une architecture SISD exécutant un seul flot d'instructions sur une seule donnée.
• L'architecture SIMD permet d'appliquer une même instruction en parallèle sur plusieurs données avec un seul CPU.
• L'architecture MIMD utilise plusieurs CPU exécutant indépendamment des programmes différents sur des données différentes.
• Les architectures parallèles permettent d'améliorer la performance en traitant plusieurs données ou instructions simultanément.

💡 À retenir

Les architectures parallèles alternatives au modèle de Von Neumann exploitent la puissance de calcul multi-données et multi-instructions pour améliorer la performance.

📖 10. Langage machine et langage assembleur NASM x86

🔑 Notions clés & Définitions

• Langage machine : Un langage constitué d'instructions binaires codant des actions élémentaires que le processeur peut exécuter directement.

📝 Points essentiels

• Le langage assembleur remplace les codes binaires par des mnémoniques plus lisibles par l'humain.
• Un programme NASM x86 est structuré en trois sections : section.data (constantes), section.bss (variables), section.text (instructions).
• Un programme en langage d’assemblage x86 comporte 3 parties délimitées par les instructions section.data, section.bss et section.text.

💡 À retenir

Comprendre la correspondance entre le code machine binaire et le langage assembleur permet d'appréhender la programmation bas niveau du processeur.

🧩 Compléments de couverture

1. Détail source à réviser : Page 1 --- Mémoire Temps d’accès Débit Capacité registres 1 ns 1-20 Gio/s 1 kio cache 2-3 ns 10-300 Mio/s 1 Mio vive 5-60 ns 2-20 Mio/s 1 Gio disque dur 3-20 ms DVD 140 ms c) Mémoire centrale (= barrettes de mémoires viv (Source: "Page 1 --- Mémoire Temps d’accès Débit Capacité registres 1 ns 1-20 Gio/s 1 kio cache 2-3 ns 10-300 Mio/s 1 Mio vive 5-60 ns 2-20 Mio/s 1 Gio disque dur 3-20 ms DVD 140 ms c) Mémoire centrale (= barrettes de mémoires vives). Stockent données et programmes (modèle de Von Neumann). PC actuel : 4 à 8 Go. Informations stockées par octet, chaque octet ayant")
2. Détail source à réviser : Stockent données et programmes (modèle de Von Neumann). PC actuel : 4 à 8 Go. Informations stockées par octet, chaque octet ayant son adresse dans la mémoire vive. Chaque bit est une cellule constituée d’un transistor et (Source: "Stockent données et programmes (modèle de Von Neumann). PC actuel : 4 à 8 Go. Informations stockées par octet, chaque octet ayant son adresse dans la mémoire vive. Chaque bit est une cellule constituée d’un transistor et d’un condensateur : ➢ condensateur chargé = 1 ➢ condensateur déchargé = 0 Problème : l’association condensateur-transistor induit un")
3. Détail source à réviser : condensateur-transistor induit un courant de fuite → nécessité de recharger toutes les 15 ns le condensateur (on parle de rafraîchissement de la mémoire et de mémoire DRAM (D = dynamic)). Les échanges entre mémoire centr (Source: "condensateur-transistor induit un courant de fuite → nécessité de recharger toutes les 15 ns le condensateur (on parle de rafraîchissement de la mémoire et de mémoire DRAM (D = dynamic)). Les échanges entre mémoire centrale et CPU se font à travers un composant de communication appelé bus. NB : les périphériques peuvent écrire directement dans la RAM")
4. Détail source à réviser : peuvent écrire directement dans la RAM sans passer par le processeur. Ces accès directs se font grâce à un circuit spécifique appelé contrôleur DMA (direct memory access). d) Mémoire cache, registres. d1) Problème. Proce (Source: "peuvent écrire directement dans la RAM sans passer par le processeur. Ces accès directs se font grâce à un circuit spécifique appelé contrôleur DMA (direct memory access). d) Mémoire cache, registres. d1) Problème. Processeur 1 GHz → 10^9 actions/s RAM de temps d’accès 20 ns → manipule 50.10^6 données par seconde. Le CPU peut donc manipuler 1 milliard de")
5. Détail source à réviser : Le CPU peut donc manipuler 1 milliard de données /s alors que la RAM ne lui en donne que 50 millions. Conclusion : la lenteur de la RAM empêche le processeur de travailler de façon optimale. d2) Remède. Ajout de mémoires (Source: "Le CPU peut donc manipuler 1 milliard de données /s alors que la RAM ne lui en donne que 50 millions. Conclusion : la lenteur de la RAM empêche le processeur de travailler de façon optimale. d2) Remède. Ajout de mémoires rapides appelées antémémoires ou mémoires caches, dans lesquelles on stocke les informations les plus souvent utilisées ou celles dont")
6. Détail source à réviser : les plus souvent utilisées ou celles dont on pense que le processeur va avoir besoin l’instant suivant. ➢ Cache L1 : très petite, très rapide, placée directement dans le processeur ; ➢ Cache L2 : de capacité plus grande, (Source: "les plus souvent utilisées ou celles dont on pense que le processeur va avoir besoin l’instant suivant. ➢ Cache L1 : très petite, très rapide, placée directement dans le processeur ; ➢ Cache L2 : de capacité plus grande, mise à l’extérieur du processeur mais sur la même puce ; ➢ Cache L3 : placée sur la carte mère. L2 et L3 peuvent être partagées par")
7. Détail source à réviser : L2 et L3 peuvent être partagées par différents cœurs du processeur (cœur = {ALU + CU + registres}) d3) Technologie : Mémoire cache = SRAM (S = static), composée uniquement de transistors, chère à construire. d4) Registre (Source: "L2 et L3 peuvent être partagées par différents cœurs du processeur (cœur = {ALU + CU + registres}) d3) Technologie : Mémoire cache = SRAM (S = static), composée uniquement de transistors, chère à construire. d4) Registres : Unité mémoire la plus rapide de toutes, placée à l’intérieur même du processeur. Elle mémorise des mots de 64 bits. --- Page 2 --- e)")
8. Détail source à réviser : des mots de 64 bits. --- Page 2 --- e) Supports de masse (capacité de l’ordre du To). Disque dur magnétique : une tête magnétique constituée d’une bobine crée un champ magnétique qui oriente les moments magnétiques (sort (Source: "des mots de 64 bits. --- Page 2 --- e) Supports de masse (capacité de l’ordre du To). Disque dur magnétique : une tête magnétique constituée d’une bobine crée un champ magnétique qui oriente les moments magnétiques (sortes de petits vecteurs) du matériau ferromagnétique constituant le disque (orientation ↑ = 0 et orientation ↓ = 1). Formater = organiser")
9. Détail source à réviser : orientation ↓ = 1). Formater = organiser le disque en pistes et secteurs (secteurs de 512 ou 1024 o). Disque SSD : mémoire flash, moins fragile et plus silencieux que les DD magnétiques, accès plus rapide (500 Mo/s contr (Source: "orientation ↓ = 1). Formater = organiser le disque en pistes et secteurs (secteurs de 512 ou 1024 o). Disque SSD : mémoire flash, moins fragile et plus silencieux que les DD magnétiques, accès plus rapide (500 Mo/s contre 100 Mo/s), plus chers et nombre de réécriture limité (100 000). Clef USB : mémoire flash, capacité de 1 à 512 Go. 2) Unité de contrôle")
10. Détail source à réviser : de 1 à 512 Go. 2) Unité de contrôle (CU). a) Composition. Représentation simplifiée de la CU : ➢ registre d’instruction (IR = instruction register = R1 du schéma) : contient l’instruction courante, à décoder et exécuter (Source: "de 1 à 512 Go. 2) Unité de contrôle (CU). a) Composition. Représentation simplifiée de la CU : ➢ registre d’instruction (IR = instruction register = R1 du schéma) : contient l’instruction courante, à décoder et exécuter ; ➢ registre pointeur d’instruction (IP = instruction pointer = CO du schéma) : indique l’emplacement mémoire de la prochaine")
11. Détail source à réviser : mémoire de la prochaine instruction ; ➢ micro-programme : programme particulier, exécuté par l’unité de contrôle, qui gère presque tous les flux de données entre la mémoire et ALU ou les périphériques. NB : l’unité de co (Source: "mémoire de la prochaine instruction ; ➢ micro-programme : programme particulier, exécuté par l’unité de contrôle, qui gère presque tous les flux de données entre la mémoire et ALU ou les périphériques. NB : l’unité de contrôle est reliée à tous les composants de l’ordinateur. b) Cycle d’exécution d’une instruction. Une horloge interne cadence le")
12. Détail source à réviser : instruction. Une horloge interne cadence le travail de la CU (ex : horloge de 2 GHz → 2.10^9 actions élémentaires /s). ➢ Étape n°1 = chargement : la CU va récupérer, à l’adresse indiquée dans son registre IP (CO sur la f (Source: "instruction. Une horloge interne cadence le travail de la CU (ex : horloge de 2 GHz → 2.10^9 actions élémentaires /s). ➢ Étape n°1 = chargement : la CU va récupérer, à l’adresse indiquée dans son registre IP (CO sur la figure) le mot binaire de la prochaine instruction, et le stocke dans son registre IR (R1 sur la figure) ; ➢ Étape n°2 = décodage : la suite")
13. Détail source à réviser : ; ➢ Étape n°2 = décodage : la suite de bits dans IR est décodée (pour connaître l’instruction et les données la concernant ; il peut-être nécessaire de lire d’autres mots binaires en mémoire) et les opérandes (ie les don (Source: "; ➢ Étape n°2 = décodage : la suite de bits dans IR est décodée (pour connaître l’instruction et les données la concernant ; il peut-être nécessaire de lire d’autres mots binaires en mémoire) et les opérandes (ie les données sur lesquelles l’opération va porter) sont chargées dans d’autres registres de la CU, ou bien en mémoire vive ; ➢ Étape n°3 =")
14. Détail source à réviser : ou bien en mémoire vive ; ➢ Étape n°3 = exécution : soit par ALU (s’il s’agit d’une opération arithmétique ou logique), soit par CU si c’est une opération de branchement (if...else), qui va donc modifier le contenu du re (Source: "ou bien en mémoire vive ; ➢ Étape n°3 = exécution : soit par ALU (s’il s’agit d’une opération arithmétique ou logique), soit par CU si c’est une opération de branchement (if...else), qui va donc modifier le contenu du registre IP. 3) Unité arithmétique et logique (ALU). a) Composition de ALU : ➢ des registres de données ; ➢ un registre spécial, appelé")
15. Détail source à réviser : ; ➢ un registre spécial, appelé accumulateur, dans lequel s’effectuent tous les calculs ; ➢ de multiples circuits électroniques pour réaliser les opérations arithmétiques, les opérations logiques, les comparaisons, les m (Source: "; ➢ un registre spécial, appelé accumulateur, dans lequel s’effectuent tous les calculs ; ➢ de multiples circuits électroniques pour réaliser les opérations arithmétiques, les opérations logiques, les comparaisons, les manipulations de bits, les opérations de copie (de la mémoire ou vers la mémoire)... NB : en réalité il y a des unités spécialisées")
16. Détail source à réviser : en réalité il y a des unités spécialisées faisant les calculs sur les flottants (FPU) et les calculs vectoriels et multimédias (ex : processeur AMD Athlon 64 : 3 ALU et 3 FPU). b) Actions. On appelle opérandes les donnée (Source: "en réalité il y a des unités spécialisées faisant les calculs sur les flottants (FPU) et les calculs vectoriels et multimédias (ex : processeur AMD Athlon 64 : 3 ALU et 3 FPU). b) Actions. On appelle opérandes les données d’entrée d’une ALU (= celles sur lesquelles elle va opérer). C’est CU qui indique à ALU les opérations à faire. Les registres d’ALU sont")
17. Détail source à réviser : à faire. Les registres d’ALU sont chargés avec des valeurs venant de la mémoire. Le résultat d’une opération se trouve dans l’accumulateur. ALU peut renvoyer des signalements d’erreurs (division par zéro, dépassement de (Source: "à faire. Les registres d’ALU sont chargés avec des valeurs venant de la mémoire. Le résultat d’une opération se trouve dans l’accumulateur. ALU peut renvoyer des signalements d’erreurs (division par zéro, dépassement de capacité...). --- Page 3 --- 4) Performance des CPU = {ALU + CU} Année Processeur Nombre de transistors f(MHz) 1971 4004 2300 0,108")
18. Détail source à réviser : de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 Core 2 100 000 000 2000 2012 Core I7 Haswell 2 600 000 000 3000 Miniaturi (Source: "de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 Core 2 100 000 000 2000 2012 Core I7 Haswell 2 600 000 000 3000 Miniaturisation : Le 4004 de 1971 mesurait environ 10 mm² et était aussi puissant que l’ENIAC de 1945 (60 m² !). Aujourd’hui un transistor mesure")
19. Détail source à réviser : m² !). Aujourd’hui un transistor mesure de 7 à 10 nm. En 2020 on atteint au maximum 6 à 7 GHz. Loi empirique de Moore (1965, l’un des 3 fondateurs de Intel), précisée en 1975 : doublement du nombre de transistors sur une (Source: "m² !). Aujourd’hui un transistor mesure de 7 à 10 nm. En 2020 on atteint au maximum 6 à 7 GHz. Loi empirique de Moore (1965, l’un des 3 fondateurs de Intel), précisée en 1975 : doublement du nombre de transistors sur une puce tous les 2 ans. 5) Dispositifs d’entrées-sorties. Les périphériques sont connectés à l’ordinateur par des circuits électroniques")
20. Détail source à réviser : par des circuits électroniques appelés ports d’entrées-sorties. Il y a des emplacements mémoire, avec des adresses prédéfinies, qui correspondent à ces ports → pour envoyer / recevoir des données au périphérique, il suff (Source: "par des circuits électroniques appelés ports d’entrées-sorties. Il y a des emplacements mémoire, avec des adresses prédéfinies, qui correspondent à ces ports → pour envoyer / recevoir des données au périphérique, il suffit d’écrire / lire dans ces emplacements. Interaction entre CPU et périphériques : ➢ le CPU lit périodiquement dans ces")
21. Détail source à réviser : CPU lit périodiquement dans ces emplacements réservés → il connaît l’état du périphérique ; ➢ le périodique peut prévenir lui même le CPU d’un changement, à l’aide d’un mécanisme dit d’interruption. 6) Alternatives au mo (Source: "CPU lit périodiquement dans ces emplacements réservés → il connaît l’état du périphérique ; ➢ le périodique peut prévenir lui même le CPU d’un changement, à l’aide d’un mécanisme dit d’interruption. 6) Alternatives au modèle de Von Neumann. Le modèle de Von Neumann est dit SISD (single instruction single data) = le CPU exécute un seul flot d’instructions")
22. Détail source à réviser : CPU exécute un seul flot d’instructions sur des données dans une seule mémoire. Les alternatives sont les architecture parallèles : ➢ modèle SIMD (single instruction multiple data) = 1 seule CPU mais une même instruction (Source: "CPU exécute un seul flot d’instructions sur des données dans une seule mémoire. Les alternatives sont les architecture parallèles : ➢ modèle SIMD (single instruction multiple data) = 1 seule CPU mais une même instruction peut-être appliquée en parallèle à plusieurs données → production de plusieurs résultats à la fois ; ➢ modèle MIMD (multiple instruction")
23. Détail source à réviser : fois ; ➢ modèle MIMD (multiple instruction multiple data) = plusieurs CPU → exécution de manière indépendante de programmes sur des données différentes. Rappel : cœur = {ALU + CU + registres}. En 2019 : CPU à 18 cœurs. - (Source: "fois ; ➢ modèle MIMD (multiple instruction multiple data) = plusieurs CPU → exécution de manière indépendante de programmes sur des données différentes. Rappel : cœur = {ALU + CU + registres}. En 2019 : CPU à 18 cœurs. --- Page 4 --- Schématisation d’un processeur. [Schéma] Quelques registres spécialisés : CO = compteur ordinal = registre qui contient")
24. Détail source à réviser : ordinal = registre qui contient toujours l’adresse mémoire de la prochaine instruction machine à réaliser (CO = registre Instruction Pointer). RI = registre contenant l’instruction courante. RAD (registre d’adresses) et (Source: "ordinal = registre qui contient toujours l’adresse mémoire de la prochaine instruction machine à réaliser (CO = registre Instruction Pointer). RI = registre contenant l’instruction courante. RAD (registre d’adresses) et RDO (registre de données) = permettent au processeur de s’interfacer avec la mémoire pour les lectures et écritures. PSW (Program")
25. Détail source à réviser : lectures et écritures. PSW (Program Status World) = registre contenant des indicateurs (flags) sur le dernier calcul réalisé (ex : un drapeau indiquera le signe ; un autre que le résultat est zéro...). RSP (Register Stac (Source: "lectures et écritures. PSW (Program Status World) = registre contenant des indicateurs (flags) sur le dernier calcul réalisé (ex : un drapeau indiquera le signe ; un autre que le résultat est zéro...). RSP (Register Stack Pointer) = registre de pile permettant de manipuler une zone de mémoire selon une politique LIFO. Les deux principaux circuits de la")
26. Détail source à réviser : LIFO. Les deux principaux circuits de la CU : Décodeur : identifie (décode les m premiers bits) et communique au séquenceur la nature de l’instruction placée dans le RI. Séquenceur : utilise les registres du processeur e (Source: "LIFO. Les deux principaux circuits de la CU : Décodeur : identifie (décode les m premiers bits) et communique au séquenceur la nature de l’instruction placée dans le RI. Séquenceur : utilise les registres du processeur et ALU pour exécuter, au rythme de l’horloge, une séquence d’actions appelées micro-commandes, réalisant l’instruction du RI. --- Page 5")
27. Détail source à réviser : l’instruction du RI. --- Page 5 --- III) Langage machine, langage assembleur. 1) Introduction. Python = langage de haut niveau ; indépendant du processeur exécutant le programme Python. Chaque processeur est muni d’un je (Source: "l’instruction du RI. --- Page 5 --- III) Langage machine, langage assembleur. 1) Introduction. Python = langage de haut niveau ; indépendant du processeur exécutant le programme Python. Chaque processeur est muni d’un jeu d’instructions qui sont des chaînes binaires codant des actions élémentaires (addition, chargement d’un registre, accès à la")
28. Détail source à réviser : chargement d’un registre, accès à la mémoire…). Il ne peut manipuler que ces instructions : on parle de langage machine. Compilateur = programme traduisant le langage de haut niveau en langage machine. Langage assembleur (Source: "chargement d’un registre, accès à la mémoire…). Il ne peut manipuler que ces instructions : on parle de langage machine. Compilateur = programme traduisant le langage de haut niveau en langage machine. Langage assembleur (ou d’assemblage) = langage équivalent au langage machine mais où on remplace les mots binaires par des mnémoniques plus faciles à")
29. Détail source à réviser : par des mnémoniques plus faciles à utiliser par un être humain (ex : on remplace 00000101 qui est le code indiquant au processeur qu’il faut faire une addition, par ADD). NB : le langage d’assemblage dépend du processeur (Source: "par des mnémoniques plus faciles à utiliser par un être humain (ex : on remplace 00000101 qui est le code indiquant au processeur qu’il faut faire une addition, par ADD). NB : le langage d’assemblage dépend du processeur. Assembleur = programme traduisant le langage d’assemblage en langage machine. while (x > 0) do y = y + 1; x = x - 1; done; Programme en")
30. Détail source à réviser : do y = y + 1; x = x - 1; done; Programme en langage de haut niveau instructions de haut niveau Niveau utilisateur Machine physique “matérielle” Programme en langage d’assemblage loop: add R1, 1 sub R2, 1 jmp P’loop 01011 (Source: "do y = y + 1; x = x - 1; done; Programme en langage de haut niveau instructions de haut niveau Niveau utilisateur Machine physique “matérielle” Programme en langage d’assemblage loop: add R1, 1 sub R2, 1 jmp P’loop 01011010111011 01110100010110 10111011011111 0011011011011 0111110011110 processeur Bus Mémoire centrale Programme à exécuter : instructions")
31. Détail source à réviser : Programme à exécuter : instructions machine et valeurs en binaire 2) Langage machine. Instruction machine = chaîne de p bits avec : p n bits pour indiquer le code de l’action à réaliser (ex : 00000101 pour une addition ; (Source: "Programme à exécuter : instructions machine et valeurs en binaire 2) Langage machine. Instruction machine = chaîne de p bits avec : p n bits pour indiquer le code de l’action à réaliser (ex : 00000101 pour une addition ; 00000000 pour un chargement de registre) ; p-m bits pour indiquer les opérandes (en utilisant des adresses). Il y a 4 catégories")
32. Détail source à réviser : des adresses). Il y a 4 catégories d’instructions machine : arithmétiques et logiques : utilisent ALU ; transferts de données : d’un registre vers la mémoire, l’inverse, entre registres du processeur… ; entrée-sorties : (Source: "des adresses). Il y a 4 catégories d’instructions machine : arithmétiques et logiques : utilisent ALU ; transferts de données : d’un registre vers la mémoire, l’inverse, entre registres du processeur… ; entrée-sorties : permettent au processeur d’envoyer/recevoir des données à un périphérique ; instructions de saut et branchement. 3) Langage d’assemblage")
33. Détail source à réviser : et branchement. 3) Langage d’assemblage NASM x86 pour les processeurs 32 bits. Il y a des registres nommés eax, ebx…. et des registres pour manipuler des parties de la mémoire. Un programme en langage d’assemblage x86 co (Source: "et branchement. 3) Langage d’assemblage NASM x86 pour les processeurs 32 bits. Il y a des registres nommés eax, ebx…. et des registres pour manipuler des parties de la mémoire. Un programme en langage d’assemblage x86 comporte 3 parties délimitées par les instructions section.data, section.bss et section.text. --- Page 6 --- 3) Les 3 sections d’un")
34. Détail source à réviser : Page 6 --- 3) Les 3 sections d’un programme en NASM x86. a) section.data : Pour déclarer les constantes. Syntaxe : nom de la constante type liste des valeurs Les types sont : db (pour data byte) : 1o, dw (pour data word) (Source: "Page 6 --- 3) Les 3 sections d’un programme en NASM x86. a) section.data : Pour déclarer les constantes. Syntaxe : nom de la constante type liste des valeurs Les types sont : db (pour data byte) : 1o, dw (pour data word) : 2o, dd (data double word) : 4o et dq quad word) : 8o Ex : section.data x dd 131,250,36 à l’adresse x on définit 3 mots de 4 octets,")
35. Détail source à réviser : x on définit 3 mots de 4 octets, contenant les entiers 131, 250 et 36 y db 18 à l’adresse y on définit 1 mot de 1 octet, contenant l’entier 18 b) section.bss : Pour définir les variables, éventuellement non initialisées. (Source: "x on définit 3 mots de 4 octets, contenant les entiers 131, 250 et 36 y db 18 à l’adresse y on définit 1 mot de 1 octet, contenant l’entier 18 b) section.bss : Pour définir les variables, éventuellement non initialisées. Syntaxe : identique à section.data, et si la valeur initiale n’est pas connue, on indique la taille de mémoire à réserver (resb =")
36. Détail source à réviser : la taille de mémoire à réserver (resb = 1o, resw = 2o, resd = 4o) ainsi que le nombre de valeurs. Ex : section.bss x resw 2 à l’adresse x on réserve de la mémoire pour 2 mots de 2o chacun y dd 6158 à l’adresse y il y a u (Source: "la taille de mémoire à réserver (resb = 1o, resw = 2o, resd = 4o) ainsi que le nombre de valeurs. Ex : section.bss x resw 2 à l’adresse x on réserve de la mémoire pour 2 mots de 2o chacun y dd 6158 à l’adresse y il y a une variable sur 4o, valant initialement 6158 c) section.txt : Pour définir les instructions du programme. 3.2) Instructions en NASM x86.")
37. Détail source à réviser : programme. 3.2) Instructions en NASM x86. a) Instructions de transfert de données : Ex : mov syntaxe : mov destination, source mov eax, 18 copie la valeur 18 dans le registre eax mov eax, ebx copie la valeur du registre (Source: "programme. 3.2) Instructions en NASM x86. a) Instructions de transfert de données : Ex : mov syntaxe : mov destination, source mov eax, 18 copie la valeur 18 dans le registre eax mov eax, ebx copie la valeur du registre ebx dans eax mov [x], eax copie la valeur du registre eax dans la variable x b) Instructions de calcul : Ex : add syntaxe : add")
38. Détail source à réviser : calcul : Ex : add syntaxe : add destination, source réalise destination = destination + source add eax, 100 ajoute 100 au contenu du registre eax add [x], ebx ajoute le contenu du registre ebx à la variable x Ex : sub (s (Source: "calcul : Ex : add syntaxe : add destination, source réalise destination = destination + source add eax, 100 ajoute 100 au contenu du registre eax add [x], ebx ajoute le contenu du registre ebx à la variable x Ex : sub (soustraction), and, or … : même fonctionnement. c) Instructions de saut et de comparaison : cmp : comparaison syntaxe : cmp source1 source2")
39. Détail source à réviser : comparaison syntaxe : cmp source1 source2 Effectue source1-source2 et indique le résultat dans 2 registres spéciaux appelés flag : si le drapeau zf = 1 alors source1 == source2 si le drapeau sf = 1 alors source1 < source (Source: "comparaison syntaxe : cmp source1 source2 Effectue source1-source2 et indique le résultat dans 2 registres spéciaux appelés flag : si le drapeau zf = 1 alors source1 == source2 si le drapeau sf = 1 alors source1 < source2 je : saut conditionnel (jump if equal) syntaxe : je adresse Saute à l’adresse si zf = 1 jne (jump if not equal) Saute à l’adresse si zf")
40. Détail source à réviser : if not equal) Saute à l’adresse si zf = 0 jg (jump if greater) et jl (jump if less) jmp : saut non conditionnel à l’adresse indiquée --- Page 7 --- d) Étude détaillée d’un programme en NASM x86. Objectif : on a tab = [3, (Source: "if not equal) Saute à l’adresse si zf = 0 jg (jump if greater) et jl (jump if less) jmp : saut non conditionnel à l’adresse indiquée --- Page 7 --- d) Étude détaillée d’un programme en NASM x86. Objectif : on a tab = [3,8,1,6,12] et on veut calculer la somme des éléments du tableau. section.data tab dd 3,8,1,6,12 section .bss sum dd 0 section .text:")
41. Détail source à réviser : section .bss sum dd 0 section .text: global main main: mov eax, 0 mov ebx, tab mov ecx, 5 bcl : cmp ecx, 0 je fin add eax, [ebx] add ebx, 4 sub ecx, 1 jmp bcl fin : mov [sum], eax --- Page 8 --- Thème : architecture maté (Source: "section .bss sum dd 0 section .text: global main main: mov eax, 0 mov ebx, tab mov ecx, 5 bcl : cmp ecx, 0 je fin add eax, [ebx] add ebx, 4 sub ecx, 1 jmp bcl fin : mov [sum], eax --- Page 8 --- Thème : architecture matérielle et système d’exploitation. Chapitre : Modèle de Von Neumann I) Composants d’un ordinateur. 1) Périphériques d’entrée-sortie.")
42. Détail source à réviser : 1) Périphériques d’entrée-sortie. D’entrée : clavier, souris, manette de jeu, scanner, webcam…. De sortie : écran, vidéoprojecteur, imprimante, HP… A la fois d’entrée et de sortie : lecteurs optiques (DVD, CD), disques d (Source: "1) Périphériques d’entrée-sortie. D’entrée : clavier, souris, manette de jeu, scanner, webcam…. De sortie : écran, vidéoprojecteur, imprimante, HP… A la fois d’entrée et de sortie : lecteurs optiques (DVD, CD), disques durs, clés USB, carte réseau… 2) Unité centrale. Alimentation électrique, divers périphériques déjà cités (disque dur, lecteur DVD).")
43. Détail source à réviser : déjà cités (disque dur, lecteur DVD). Carte mère = socle permettant la connexion des éléments essentiels : microprocesseur (avec son horloge, son ventilateur et son radiateur), connecté à la carte mère via un socle appel (Source: "déjà cités (disque dur, lecteur DVD). Carte mère = socle permettant la connexion des éléments essentiels : microprocesseur (avec son horloge, son ventilateur et son radiateur), connecté à la carte mère via un socle appelé socket ; barrettes de mémoire RAM ; carte graphique, carte son ; carte réseau ; des ports (VGA, HDMI, USB…); le bus. 3) Modèle de Von")
44. Détail source à réviser : HDMI, USB…); le bus. 3) Modèle de Von Neumann. Travaux des années 1940, les ordinateurs actuels reposent toujours sur ces principes. Idée de base : une zone de stockage unique pour les données et les programmes agissant (Source: "HDMI, USB…); le bus. 3) Modèle de Von Neumann. Travaux des années 1940, les ordinateurs actuels reposent toujours sur ces principes. Idée de base : une zone de stockage unique pour les données et les programmes agissant sur ces données. Architecture comportant 4 composants : l’unité arithmétique et logique (ALU) : effectue les calculs, les opérations")
45. Détail source à réviser : : effectue les calculs, les opérations logiques, les manipulations de bits…. ; l’unité de contrôle (CU) : le chef d’orchestre, récupère en mémoire données et instructions et les envoie à ALU ; la mémoire (au sens de mémo (Source: ": effectue les calculs, les opérations logiques, les manipulations de bits…. ; l’unité de contrôle (CU) : le chef d’orchestre, récupère en mémoire données et instructions et les envoie à ALU ; la mémoire (au sens de mémoire vive) : accueille les programmes et les données ; les périphériques d’entrée-sortie. Vocabulaire : {ALU + CU} = unité centrale de")
46. Détail source à réviser : : {ALU + CU} = unité centrale de traitement ou processeur ou CPU (control processing unit). Lorsque ALU et CU sont rassemblées en un seul circuit électronique, on parle de microprocesseur. II) Architecture de Von Neumann (Source: ": {ALU + CU} = unité centrale de traitement ou processeur ou CPU (control processing unit). Lorsque ALU et CU sont rassemblées en un seul circuit électronique, on parle de microprocesseur. II) Architecture de Von Neumann. 1) Mémoire a) Définitions : Mémoire volatile = le contenu n’est conservé que tant que la mémoire est alimentée en électricité.")
47. Détail source à réviser : mémoire est alimentée en électricité. Mémoire permanente = non volatile = contenu conservé même sans alimentation électrique. RAM (Random Access Memory) = mémoire vive, volatile, accessible en lecture et écriture. ROM (R (Source: "mémoire est alimentée en électricité. Mémoire permanente = non volatile = contenu conservé même sans alimentation électrique. RAM (Random Access Memory) = mémoire vive, volatile, accessible en lecture et écriture. ROM (Read Only Memory) = mémoire morte (contenu écrit une fois pour toute, et non modifiable par la suite), accessible uniquement en lecture. Ex")
48. Détail source à réviser : accessible uniquement en lecture. Ex : la ROM contient des informations indispensables au démarrage de l’ordinateur. Flash = mémoire non volatile mais modifiable (un certain nombre de fois). Ex : clé USB. Supports de mas (Source: "accessible uniquement en lecture. Ex : la ROM contient des informations indispensables au démarrage de l’ordinateur. Flash = mémoire non volatile mais modifiable (un certain nombre de fois). Ex : clé USB. Supports de masse = mémoires permanentes de grande capacité (DVD, disque dur). b) Caractéristiques d’une mémoire. Deux caractéristiques essentielles")
49. Détail source à réviser : c) Mémoire centrale (= barrettes de mémoires vives) (Source: "c) Mémoire centrale (= barrettes de mémoires vives)")
50. Détail source à réviser : NB : les périphériques peuvent écrire directement dans la RAM sans passer par le processeur (Source: "NB : les périphériques peuvent écrire directement dans la RAM sans passer par le processeur")
51. Détail source à réviser : ➢ Cache L1 : très petite, très rapide, placée directement dans le processeur ; ➢ Cache L2 : de capacité plus grande, mise à l’extérieur du processeur mais sur la même puce ; ➢ Cache L3 : placée sur la carte mère (Source: "➢ Cache L1 : très petite, très rapide, placée directement dans le processeur ; ➢ Cache L2 : de capacité plus grande, mise à l’extérieur du processeur mais sur la même puce ; ➢ Cache L3 : placée sur la carte mère")
52. Détail source à réviser : e) Supports de masse (capacité de l’ordre du To) (Source: "e) Supports de masse (capacité de l’ordre du To)")
53. Détail source à réviser : Disque SSD : mémoire flash, moins fragile et plus silencieux que les DD magnétiques, accès plus rapide (500 Mo/s contre 100 Mo/s), plus chers et nombre de réécriture limité (100 000) (Source: "Disque SSD : mémoire flash, moins fragile et plus silencieux que les DD magnétiques, accès plus rapide (500 Mo/s contre 100 Mo/s), plus chers et nombre de réécriture limité (100 000)")
54. Détail source à réviser : b) Cycle d’exécution d’une instruction (Source: "b) Cycle d’exécution d’une instruction")
55. Détail source à réviser : a) Composition de ALU : ➢ des registres de données ; ➢ un registre spécial, appelé accumulateur, dans lequel s’effectuent tous les calculs ; ➢ de multiples circuits électroniques pour réaliser les opérations arithmétique (Source: "a) Composition de ALU : ➢ des registres de données ; ➢ un registre spécial, appelé accumulateur, dans lequel s’effectuent tous les calculs ; ➢ de multiples circuits électroniques pour réaliser les opérations arithmétiques, les opérations logiques, les comparaisons, les manipulations de bits, les opérations de copie (de la mémoire ou vers la mémoire)")
56. Détail source à réviser : On appelle opérandes les données d’entrée d’une ALU (= celles sur lesquelles elle va opérer) (Source: "On appelle opérandes les données d’entrée d’une ALU (= celles sur lesquelles elle va opérer)")
57. Détail source à réviser : 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 Core 2 100 000 000 2000 2012 Core I7 Haswell 2 600 000 000 3000 Miniaturisation : Le 4004 de 19 (Source: "1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 Core 2 100 000 000 2000 2012 Core I7 Haswell 2 600 000 000 3000 Miniaturisation : Le 4004 de 1971 mesurait environ 10 mm² et était aussi puissant que l’ENIAC de 1945 (60 m²")
58. Détail source à réviser : 1965, l’un des 3 fondateurs de Intel), précisée en 1975 : doublement du nombre de transistors sur une puce tous les 2 ans (Source: "1965, l’un des 3 fondateurs de Intel), précisée en 1975 : doublement du nombre de transistors sur une puce tous les 2 ans")
59. Détail source à réviser : 6) Alternatives au modèle de Von Neumann (Source: "6) Alternatives au modèle de Von Neumann")
60. Détail source à réviser : 2019 : CPU à 18 cœurs (Source: "2019 : CPU à 18 cœurs")
61. Détail source à réviser : III) Langage machine, langage assembleur (Source: "III) Langage machine, langage assembleur")
62. Détail source à réviser : Python = langage de haut niveau ; indépendant du processeur exécutant le programme Python (Source: "Python = langage de haut niveau ; indépendant du processeur exécutant le programme Python")
63. Détail source à réviser : 0) do y = y + 1; x = x - 1; done; Programme en langage de haut niveau instructions de haut niveau Niveau utilisateur Machine physique “matérielle” Programme en langage d’assemblage loop: add R1, 1 sub R2, 1 jmp P’loop 01 (Source: "0) do y = y + 1; x = x - 1; done; Programme en langage de haut niveau instructions de haut niveau Niveau utilisateur Machine physique “matérielle” Programme en langage d’assemblage loop: add R1, 1 sub R2, 1 jmp P’loop 01011010111011 01110100010110 10111011011111 0011011011011 0111110011110 processeur Bus Mémoire centrale Programme à exécuter : instruction...")
64. Détail source à réviser : 3) Langage d’assemblage NASM x86 pour les processeurs 32 bits (Source: "3) Langage d’assemblage NASM x86 pour les processeurs 32 bits")
65. Détail source à réviser : 3) Les 3 sections d’un programme en NASM x86 (Source: "3) Les 3 sections d’un programme en NASM x86")
66. Détail source à réviser : a) Instructions de transfert de données : Ex : mov syntaxe : mov destination, source mov eax, 18 copie la valeur 18 dans le registre eax mov eax, ebx copie la valeur du registre ebx dans eax mov [x], eax copie la valeur (Source: "a) Instructions de transfert de données : Ex : mov syntaxe : mov destination, source mov eax, 18 copie la valeur 18 dans le registre eax mov eax, ebx copie la valeur du registre ebx dans eax mov [x], eax copie la valeur du registre eax dans la variable x b) Instructions de calcul : Ex : add syntaxe : add destination, source réalise destination = destinati...")
67. Détail source à réviser : c) Instructions de saut et de comparaison : cmp : comparaison syntaxe : cmp source1 source2 Effectue source1-source2 et indique le résultat dans 2 registres spéciaux appelés flag : si le drapeau zf = 1 alors source1 == s (Source: "c) Instructions de saut et de comparaison : cmp : comparaison syntaxe : cmp source1 source2 Effectue source1-source2 et indique le résultat dans 2 registres spéciaux appelés flag : si le drapeau zf = 1 alors source1 == source2 si le drapeau sf = 1 alors source1 < source2 je : saut conditionnel (jump if equal) syntaxe : je adresse Saute à l’adresse si zf =...")
68. Détail source à réviser : d) Étude détaillée d’un programme en NASM x86 (Source: "d) Étude détaillée d’un programme en NASM x86")
69. Détail source à réviser : De sortie : écran, vidéoprojecteur, imprimante, HP… A la fois d’entrée et de sortie : lecteurs optiques (DVD, CD), disques durs, clés USB, carte réseau… 2) Unité centrale (Source: "De sortie : écran, vidéoprojecteur, imprimante, HP… A la fois d’entrée et de sortie : lecteurs optiques (DVD, CD), disques durs, clés USB, carte réseau… 2) Unité centrale")
70. Détail source à réviser : 1940, les ordinateurs actuels reposent toujours sur ces principes (Source: "1940, les ordinateurs actuels reposent toujours sur ces principes")
71. Détail source à réviser : 1) Mémoire a) Définitions : Mémoire volatile = le contenu n’est conservé que tant que la mémoire est alimentée en électricité (Source: "1) Mémoire a) Définitions : Mémoire volatile = le contenu n’est conservé que tant que la mémoire est alimentée en électricité")
72. Détail source à réviser : b) Caractéristiques d’une mémoire (Source: "b) Caractéristiques d’une mémoire")
73. Détail source à réviser : 4) Performance des CPU = {ALU + CU} Année Processeur Nombre de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 Core 2 100 00 (Source: "4) Performance des CPU = {ALU + CU} Année Processeur Nombre de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 Core 2 100 000 000 2000 2012 Core I7 Haswell 2 600 000 000 3000 Miniaturisation : Le 4004 de 1971 mesurait environ 10 mm² et était aussi puissant que...")
74. Détail source à réviser : --- Page 3 --- 4) Performance des CPU = {ALU + CU} Année Processeur Nombre de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 200 (Source: "--- Page 3 --- 4) Performance des CPU = {ALU + CU} Année Processeur Nombre de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 Core 2 100 000 000 2000 2012 Core I7 Haswell 2 600 000 000 3000 Miniaturisation : Le 4004 de 1971 mesurait environ 10 mm² et était auss...")
75. Détail source à réviser : Loi empirique de Moore (1965, l’un des 3 fondateurs de Intel), précisée en 1975 : doublement du nombre de transistors sur une puce tous les 2 ans (Source: "Loi empirique de Moore (1965, l’un des 3 fondateurs de Intel), précisée en 1975 : doublement du nombre de transistors sur une puce tous les 2 ans")
76. Détail source à réviser : age 3 --- 4) Performance des CPU = {ALU + CU} Année Processeur Nombre de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005 (Source: "age 3 --- 4) Performance des CPU = {ALU + CU} Année Processeur Nombre de transistors f(MHz) 1971 4004 2300 0,108 1985 80386 (Intel i386) 275 000 16 à 33 1993 Pentium I 3 100 000 66 2000 Pentium IV 42 000 000 600 2005")
77. Détail source à réviser : Architecture comportant 4 composants : l’unité arithmétique et logique (ALU) : effectue les calculs, les opérations logiques, les manipulations de bits… (Source: "Architecture comportant 4 composants : l’unité arithmétique et logique (ALU) : effectue les calculs, les opérations logiques, les manipulations de bits…")
78. Détail source à réviser : 2020 on atteint au maximum 6 à 7 GHz (Source: "2020 on atteint au maximum 6 à 7 GHz")
79. Détail source à réviser : Ex : la ROM contient des informations indispensables au démarrage de l’ordinateur (Source: "Ex : la ROM contient des informations indispensables au démarrage de l’ordinateur")
80. Détail source à réviser : Deux caractéristiques essentielles : la capacité de stockage et le temps d’accès (Source: "Deux caractéristiques essentielles : la capacité de stockage et le temps d’accès")
81. Détail source à réviser : 3) Unité arithmétique et logique (ALU) (Source: "3) Unité arithmétique et logique (ALU)")
82. Détail source à réviser : en langage de haut niveau instructions de haut niveau Niveau utilisateur Machine physique “matérielle” Programme en langage d’assemblage loop: add R1, 1 sub R2, 1 jmp P’loop 01011010111011 01110100010110 10111011011111 0 (Source: "en langage de haut niveau instructions de haut niveau Niveau utilisateur Machine physique “matérielle” Programme en langage d’assemblage loop: add R1, 1 sub R2, 1 jmp P’loop 01011010111011 01110100010110 10111011011111 0011011011011 0111110011110 processeur Bus")
83. Détail source à réviser : Idée de base : une zone de stockage unique pour les données et les programmes agissant sur ces données (Source: "Idée de base : une zone de stockage unique pour les données et les programmes agissant sur ces données")
84. Détail source à réviser : Vocabulaire : {ALU + CU} = unité centrale de traitement ou processeur ou CPU (control processing unit) (Source: "Vocabulaire : {ALU + CU} = unité centrale de traitement ou processeur ou CPU (control processing unit)")
85. Détail source à réviser : Mémoire permanente = non volatile = contenu conservé même sans alimentation électrique (Source: "Mémoire permanente = non volatile = contenu conservé même sans alimentation électrique")
86. Détail source à réviser : ROM (Read Only Memory) = mémoire morte (contenu écrit une fois pour toute, et non modifiable par la suite), accessible uniquement en lecture (Source: "ROM (Read Only Memory) = mémoire morte (contenu écrit une fois pour toute, et non modifiable par la suite), accessible uniquement en lecture")
87. Détail source à réviser : Syntaxe : nom de la constante type liste des valeurs Les types sont : db (pour data byte) : 1o, dw (pour data word) : 2o, dd (data double word) : 4o et dq quad word) : 8o Ex : section (Source: "Syntaxe : nom de la constante type liste des valeurs Les types sont : db (pour data byte) : 1o, dw (pour data word) : 2o, dd (data double word) : 4o et dq quad word) : 8o Ex : section")
88. Détail source à réviser : Chapitre : Modèle de Von Neumann I) Composants d’un ordinateur (Source: "Chapitre : Modèle de Von Neumann I) Composants d’un ordinateur")
89. Détail source à réviser : D’entrée : clavier, souris, manette de jeu, scanner, webcam… (Source: "D’entrée : clavier, souris, manette de jeu, scanner, webcam…")
90. Détail source à réviser : ; l’unité de contrôle (CU) : le chef d’orchestre, récupère en mémoire données et instructions et les envoie à ALU ; la mémoire (au sens de mémoire vive) : accueille les programmes et les données ; les périphériques d’ent (Source: "; l’unité de contrôle (CU) : le chef d’orchestre, récupère en mémoire données et instructions et les envoie à ALU ; la mémoire (au sens de mémoire vive) : accueille les programmes et les données ; les périphériques d’entrée-sortie")
91. Détail source à réviser : --- Page 1 --- Mémoire Temps d’accès Débit Capacité registres 1 ns 1-20 Gio/s 1 kio cache 2-3 ns 10-300 Mio/s 1 Mio vive 5-60 ns 2-20 Mio/s 1 Gio disque dur 3-20 ms DVD 140 ms c) Mémoire centrale (= barrettes de mémoires (Source: "--- Page 1 --- Mémoire Temps d’accès Débit Capacité registres 1 ns 1-20 Gio/s 1 kio cache 2-3 ns 10-300 Mio/s 1 Mio vive 5-60 ns 2-20 Mio/s 1 Gio disque dur 3-20 ms DVD 140 ms c) Mémoire centrale (= barrettes de mémoires vives)")
92. Détail source à réviser : Chaque bit est une cellule constituée d’un transistor et d’un condensateur : ➢ condensateur chargé = 1 ➢ condensateur déchargé = 0 Problème : l’association condensateur-transistor induit un courant de fuite → nécessité d (Source: "Chaque bit est une cellule constituée d’un transistor et d’un condensateur : ➢ condensateur chargé = 1 ➢ condensateur déchargé = 0 Problème : l’association condensateur-transistor induit un courant de fuite → nécessité de recharger toutes les 15 ns le condensateur (on parle de rafraîchissement de la mémoire et de mémoire DRAM (D = dynamic))")
93. Détail source à réviser : d4) Registres : Unité mémoire la plus rapide de toutes, placée à l’intérieur même du processeur (Source: "d4) Registres : Unité mémoire la plus rapide de toutes, placée à l’intérieur même du processeur")
94. Détail source à réviser : Le modèle de Von Neumann est dit SISD (single instruction single data) = le CPU exécute un seul flot d’instructions sur des données dans une seule mémoire (Source: "Le modèle de Von Neumann est dit SISD (single instruction single data) = le CPU exécute un seul flot d’instructions sur des données dans une seule mémoire")
95. Détail source à réviser : [Schéma] Quelques registres spécialisés : CO = compteur ordinal = registre qui contient toujours l’adresse mémoire de la prochaine instruction machine à réaliser (CO = registre Instruction Pointer) (Source: "[Schéma] Quelques registres spécialisés : CO = compteur ordinal = registre qui contient toujours l’adresse mémoire de la prochaine instruction machine à réaliser (CO = registre Instruction Pointer)")
96. Détail source à réviser : RAD (registre d’adresses) et RDO (registre de données) = permettent au processeur de s’interfacer avec la mémoire pour les lectures et écritures (Source: "RAD (registre d’adresses) et RDO (registre de données) = permettent au processeur de s’interfacer avec la mémoire pour les lectures et écritures")

📅 Repères chronologiques

Date	Événement
1024	Introduction de la mémoire non volatile
1971	Première mémoire DRAM
1985	Capacité typique des clés USB
1993	Introduction du processeur Pentium I
2000	Capacité des disques durs
2005	Vitesse d'accès des SSD

📊 Tableaux de Synthèse

Comparaison des supports de stockage

Type de mémoire	Technologie	Vitesse d'accès	Capacité typique
Mémoire flash	Mémoire non volatile, modifiable	500 Mo/s	1 à 512 Go
Disque dur magnétique	Magnétique	100 Mo/s	Plusieurs To
SSD	Mémoire flash	500 Mo/s	Plusieurs To
Clé USB	Mémoire flash	Variable	1 à 512 Go

⚠️ Pièges & Confusions Fréquentes

1. Confusion entre mémoire volatile et non volatile.
2. Mélanger le rôle de la mémoire cache et de la RAM.
3. Confondre la mémoire DRAM et SRAM.
4. Oublier le principe de rafraîchissement de la mémoire DRAM.
5. Confusion entre architecture SISD, SIMD, MIMD.
6. Mélanger les registres spécialisés et généraux.
7. Confondre le cycle d'exécution d'une instruction.

✅ Checklist Examen

1. Comprendre la différence entre mémoire volatile et non volatile.
2. Savoir organiser un disque avec secteurs et pistes.
3. Connaître la composition d'une cellule DRAM.
4. Identifier les registres spécialisés dans le cycle d'exécution.
5. Expliquer le fonctionnement de l'unité de contrôle.
6. Différencier les architectures SISD, SIMD, MIMD.
7. Maîtriser le cycle d'exécution d'une instruction.
8. Savoir comment la mémoire cache fonctionne.
9. Comprendre le rôle des ports d'entrée-sortie.
10. Différencier les technologies de stockage (disque dur, SSD, clé USB).
11. Connaître la structure et le rôle des registres dans le processeur.
12. Expliquer le principe de rafraîchissement de la mémoire DRAM.