Scheda di revisione: Architecture et Optimisation des Microprocesseurs

1. 📌 L'essentiel

• Objectif : réduire le temps d'exécution $T_{ex} = N \times CPI \times \frac{1}{F}$.
• Limite physique de la fréquence : environ 4 GHz.
• CISC : instructions complexes, cycles multiples, accès mémoire flexible.
• RISC : instructions simples, cycle unique, accès mémoire via Load/Store.
• Registres principaux x86-64 : rax, rbx, rcx, rdx, rsi, rdi, rbp, rsp, r8-r15.
• Modes d'adressage : immédiat, registre, mémoire directe, indirect.
• Convention d'appel System V : arguments dans rdi, rsi, rdx, rc, r8, r9 ; retour dans rax.
• Gestion mémoire : alignement, segmentation, pagination.
• Parallélisme : SIMD (SSE/AVX), hyper-threading, multi-cœurs, cohérence cache.

2. 🧩 Structures & Composants clés

• Unité centrale (UC) : exécute instructions, coordonne composants.
• Registres : stockage rapide pour opérations temporaires.
• és d'exécution : ALU, FPU, unités SIMD.
• Mémoire cache : L1, L2, L3, pour accélérer accès mémoire.
• Bus : transfert de données entre composants.
• Unités de gestion mémoire : segmentation, pagination.
• Unités SIMD : traitement parallèle de données.
• Cœurs : unités de traitement indépendantes.
• Hyper-threading : exécution simultanée de plusieurs threads par cœur.

3. 🔬 Fonctions, Mécanismes & Relations

• La performance dépend de $N$, $CPI$, et $F$.
• CISC vs RISC : influence sur la longueur des instructions, cycles, accès mémoire.
• Registres : stockage rapide, utilisés pour opérations fréquentes.
• Modes d'adressage : déterminent comment accéder à la mémoire.
• Convention d'appel : sauvegarde des registres, passage d'arguments dans registres.
• Gestion mémoire : segmentation pour la mémoire variable, pagination pour la mémoire fixe.
• SIMD : parallélise le traitement de vecteurs de données.
• Hyper-threading : partage des ressources d’un cœur entre deux threads.
• Cohérence cache : garantit la synchronisation des données entre caches.

4. Tableau comparatif : CISC vs RISC

Élément	CISC	RISC	Notes / Différences
Taille d'instruction	Variable (longue)	Fixe (courte, généralement 4 octets)	CISC plus flexible, RISC plus simple
Cycles par instruction	Plusieurs cycles (cycles multiples)	1 cycle par instruction	RISC favorise la rapidité d'exécution
Accès mémoire	Flexible, instructions complexes	Load/Store, accès mémoire séparé	RISC simplifie l'accès mémoire
Complexité	Élevée, instructions longues	Faible, instructions simples	Impact sur la conception et la programmation
Exemple d'architecture	x86	ARM	Utilisation courante

5. 🗂️ Diagramme Hiérarchique (ASCII)

Architecture microprocesseur
 ├─ Unités principales
 │    ├─ UC (Unité centrale)
 │    ├─ Registres
 │    ├─ Cache (L1, L2, L3)
 │    ├─ Bus
 │    ├─ Unités d'exécution (ALU, FPU, SIMD)
 │    └─ Mémoire (segmentation, pagination)
 ├─ Parallélisme
 │    ├─ Multi-cœurs
 │    ├─ Hyper-threading
 │    └─ SIMD (SSE/AVX)
 └─ Gestion mémoire
      ├─ Segmentation
      └─ Pagination

6. ⚠️ Pièges & Confusions fréquentes

• Confondre instructions CISC longues et instructions RISC courtes.
• Oublier que la fréquence F est limitée par la physique (~4 GHz).
• Confondre modes d'adressage immédiat, direct, indirect.
• Mélanger conventions d'appel (System V) avec d'autres conventions.
• Négliger l'impact du cache sur la performance.
• Confondre hyper-threading et multi-cœurs.
• Sous-estimer l'importance de l'alignement mémoire.
• Oublier que SIMD accélère le traitement de vecteurs, pas de scalaires.

7. ✅ Checklist Examen Final

• Expliquer la formule $T_{ex} = N \times CPI \times \frac{1}{F}$.
• Décrire les différences principales entre CISC et RISC.
• Nommer les registres principaux x86-64 et leur usage.
• Expliquer les modes d'adressage et leur rôle.
• Détailler la convention d'appel System V.
• Définir l'alignement mémoire et son importance.
• Expliquer la gestion mémoire : segmentation et pagination.
• Définir SIMD et ses avantages.
• Expliquer le principe de hyper-threading.
• Décrire l'organisation multi-cœurs.
• Comprendre la cohérence des caches.
• Savoir analyser un diagramme hiérarchique.
• Identifier les pièges courants lors de l'étude de l'architecture.
• Savoir optimiser la performance en jouant sur N, CPI, F.